Confira !!
Com a arquitetura de conjunto de instruções (ISA) do processador de código aberto RISC-V, cada vez mais popular , existe a possibilidade de extensões de conjunto de instruções específicas do fornecedor. Neste ponto, o kernel não possui infraestrutura para que sua porta RISC-V permita tais bits, mas isso está sendo trabalhado como parte da criação dos processadores AndeStar RISC-V no kernel do Linux.
O RISC-V é gratuito e aberto, mas é claro que o ISA básico não atende às necessidades de todos e os fornecedores podem construir suas próprias extensões para atender às suas finalidades. Essas extensões específicas do fornecedor podem ou não ser compatíveis em um subconjunto de hardware RISC-V, portanto, o kernel precisa de infraestrutura para poder selecionar recursos RISC-V para ativar ou não. Será interessante quanto mais hardware RISC-V chegar ao mercado e quantas extensões específicas do fornecedor acabarem sendo empregadas e esperamos que não fragmentem demais a paisagem.
Os desenvolvedores da AndeStar estão trabalhando para adicionar essa infraestrutura específica do fornecedor ao kernel. Sua motivação para implementá-lo é que suas CPUs RISC-V de baixo custo não suportam um agente coerente de cache. Portanto, para que o Linux seja executado em seu hardware, eles precisam superar essa limitação com sua própria solução alternativa.
Eles propuseram uma implementação para lidar com o código RISC-V específico do fornecedor dentro do kernel que está passando por revisão para possível inclusão em uma versão futura do kernel.
Separadamente, houve três rodadas de patches de arquitetura RISC-V enviadas para o kernel do Linux 4.20. Há um trabalho em andamento, mas nada é particularmente interessante sobre os patches para essa janela de mesclagem.
Até a próxima !!
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