Confira !!
Na sexta-feira à noite, patches começaram a aparecer para "RISC-V Bullet" na base de código do compilador LLVM.
O trabalho inicial é no agendador que está sendo adicionado ao Marcador RISC-V. O agendador inicial está em vigor para a microarquitetura RISC-V Bullet e nomenclatura bullet-rv32 / bullet-rv64.
O código do agendador revela alguns bits-chave, como o SiFive Bullet tem pipelines duplos. O primeiro pipeline lida com operações ALU / vetor de memória / inteiro, enquanto o segundo pipeline é para ALU inteiro / fluxo de controle / multiplicação / divisão / cálculos de ponto flutuante de inteiro. O Bullet oferece suporte ao despacho de duas micro-operações por ciclo. Este suporte do Bullet foi trabalhado por dois engenheiros do SiFive.
Mas, no que diz respeito a outros detalhes sobre a microarquitetura RISC-V Bullet do SiFive, esta é a primeira aparição dela dentro do LLVM (ou GCC) e os resultados da pesquisa não ajudaram em nenhuma outra referência relevante para isso. -be-lançou atualização da microarquitetura RISC-V.
Até a próxima !!
Nenhum comentário:
Postar um comentário